Laporan Akhir 2 Modul 3

 

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Download File

1. Jurnal [kembali]

2. Alat dan Bahan [kembali]

1. Panel DL 2203C. 

2. Panel DL 2203S.

3. Jumper.  

 

4. Laptop. 

5. Software Proteus ver minimal 8.17

3. Rangkaian [kembali]

       

4. Prinsip Kerja Rangkaian [kembali]

Synchronous Binary Counter adalah semua flip-flop di dalam rangkaian menerima pulsa clock yang sama secara serentak (sinkron). Artinya, perubahan logika pada setiap flip-flop terjadi pada saat tepi clock yang sama, sehingga tidak ada keterlambatan berantai seperti pada asynchronous counter. Flip-flop pertama (LSB) akan selalu berubah setiap pulsa clock, sementara flip-flop berikutnya hanya berubah jika kondisi tertentu terpenuhi (misalnya semua bit di bawahnya bernilai logika 1). Dengan mekanisme ini, keluaran counter akan menghitung dalam bentuk biner berurutan (000, 001, 010, 011, dst.) dengan transisi yang lebih cepat, stabil, dan akurat. Karena tidak ada ripple delay, synchronous counter lebih cocok digunakan pada sistem digital berkecepatan tinggi yang membutuhkan sinkronisasi data. 

5. Video Rangkaian [kembali]

- Percobaan 2a

- Percobaan 2b

6. Analisa [kembali]

1. Analisa perbedaan hasil jurnal dan percobaan dari dua ic yg digunakan (div 16 dan div 10) 

2. Analisa perbedaan hasil jurnal dan percobaan dari percobaan 2a dan 2b

Jawab

1. Hasil percobaan menunjukkan CTRDIV16 beroperasi mendekati teori (mod-16) dengan perubahan output yang relatif bersih, sedangkan CTRDIV10 memperlihatkan transient/ glitch terutama saat transisi 9→0. Hal ini disebabkan oleh penggunaan logika deteksi nilai “10” yang asinkron dan delay propagasi pada gerbang deteksi; sinyal LOAD/RESET sering tidak disinkronkan sempurna dengan tepi clock. Dengan menerapkan load/reset sinkron terhadap clock dan menggunakan sumber clock yang bersih, perilaku CTRDIV10 dapat didekatkan pada hasil teoretis.

2. Percobaan 2a (mode reset/load/up) memperlihatkan operasi dasar counter yang sesuai teori ketika inisialisasi dilakukan dengan benar dan clock bersih digunakan. Pada percobaan 2b, yang menambahkan fungsi hitung mundur (DOWN) dan berbagai kombinasi kontrol, muncul beberapa ketidakteraturan terutama saat peralihan arah hitungan atau saat load/reset dipicu hampir bersamaan dengan tepi clock. Fenomena ini disebabkan oleh ketidaksinkronan sinyal kontrol terhadap clock, delay propagasi pada gerbang logika tambahan, dan kemungkinan bouncing pada sumber clock. Dengan menerapkan load/reset yang sinkron terhadap clock, menggunakan generator clock yang stabil, serta menambah latch untuk menampung sinyal kontrol sampai tepi clock, perilaku 2b dapat distandarisasi sehingga lebih mendekati hasil teori.

7. Download File [kembali] 

Rangkaian Proteus (klik disini) 

Download Rangkaian Shift Register (klik disini) 

Download Video Percobaan 2a (klik disini) 

Download Video Percobaan 2b (klik disini) 

Download Video Percobaan 3 Kondisi 1 (klik disini) 

Download Video Percobaan 3 Kondisi 2 (klik disini)